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电路板打样工厂:解决高速PCB设计信号问题的新方法

  在高速PCB设计中,信号完整性问题对于电路设计的可靠性影响越来越明显,为了解决信号完整性问题,设计工程师将更多的时间和精力投入到电路板设计的约束条件定义阶段。通过在设计早期使用面向设计的信号分析工具,运行多种仿真,并仔细地规划电路板拓扑结构,可以制定出电特性和物理特性的综合设计约束条件,从而避免EMI等相关问题。

  当前的典型设计环境大都是面向设计后期,以电路板绘制为主要考虑因素。设计工具提供商现在开始着手应对这些新的设计挑战。但是设计工程师们需要一个全新的方法来解决设计中日益突出的高速设计问题,采用该方法,设计工程师在设计的早期就可以解决问题。

  更紧密的工具集成

  要想找出并解决这些高速信号问题,并且不依赖昂贵而费时的电路板测试步骤,关键是要在电路板设计前进行大量的信号分析。当设计工程师发现这些问题后,就能通过改变布线和电路层分布、定义时钟线的布线拓扑、选择特定速度的元器件来保证电路设计一次性成功。

  然而以前的信号完整性分析工具都具有很大的局限性,要么不易使用,要么不具有分析整个设计的能力。因此,设计工程师只能靠经验来决定需要重点注意的关键电路网络,或者靠信号完整性综合分析工具来分析。

  最近,设计工具开始有了新的突破,开发出针对高速设计问题的有效分析工具。以Innoveda提供的信号完整性分析工具为例,该公司的HyperLynx工具组具有易于使用的特点,并能够提供强大的电路板绘制前后信号完整性分析功能。它的一个突出特征是用户界面非常友好,这使得设计工程师能很快对他们设想到的“可能情况”作出分析,并对终端拓扑等问题进行实验,从而迅速找到满足性能和可靠性的最佳解决方案。对于那些处理高复杂度电路板和系统的工程师来说,Innoveda的XTK信号完整性校验工具组和ePlanner信号完整性规划环境提供了用于超高速信号完整性分析的先进算法和一些成熟的验证功能,包括拓扑分析、高速扫描以及损耗线、蒙特卡罗法以及用于信号完整性分析的高级算法。

  过去设计工程师必须在Hyperlynx和XTK间作出选择。最近,Innoveda实现了这两种关键信号完整性分析工具之间的连接,这种连接将二者集成在一起,可以在一个设计中同时使用这两种工具,能有效缩短设计周期。通常,HyperLynx最初是作为高速PCB信号分析的工具,而XTK和ePlanner则用来进行更复杂的拓扑分析和约束条件生成。

  增强布线能力

  在确定布线规则后,设计工程师开始转入设计的物理实现。通常的PCB绘图工具提供综合的元件选择能力,能够设置板层,分配约束规则并管理板上所有元件的放置。优良工具必须使用方便,能自动管理所有的设计约束条件,并产生最终的电路板设计。

  但在高速设计环境中这还不够,PCB绘图工具必须提供更加综合的解决方案。目前一些设计通常十分复杂,开发时间短,设计工程师不能再用过去的手工绘制方式,否则既费时又容易出错。为了尽可能提高工作效率并解决大量的信号分析问题,设计工程师需要一种工具使他们既能以批处理方式又能交互式完成布线。

  Innoveda最新发布的PowerPCB5.0满足了这种设计要求。这个基于形状和规则的电路板设计系统包含了BlazeRouterHSD(高速设计)这一高速设计选项,它允许根据高速约束条件,包括最小/最大长度、匹配长度和差分对(differentialpaIR)进行自动布线。这类约束条件可以设置于规则体系中的任何地方,BlazeRouterHSD能自动按照这些规则实现设计。这样,设计工程师就可以设置并保护关键的电路拓扑,从而确保关键信号按正确的顺序连接。

  该工具还为那些乐意于手动布线的设计工程师添加了交互式布线编辑器,并专门为约束条件产生的网络提供大量的特殊支持。这个新的快速交互式布线编辑器(FIRE)具有多种设计规则检查(DRC)模式和新的布线编辑功能。设计工程师可以自动添加“Z”型插孔,寻找差分对,监控走线长度或根据特定的约束规则进行设计。这样,设计工程师可以更容易实现密集布线设计,在最少的板层上实现更大的布线密度。

  此外,该工具还提供了一个图解反馈功能,为设计工程师指出某布线选择对板上其它网络的影响。过去,设计工程师很难知道关键网络的修改对设计的其它部分有什么影响。BlazeRouterHSD将这些过去难以了解的影响用图解的形式表示出来,用不同的颜色和亮度表示不同的影响。这能够帮助设计工程师了解每一个布线选择可能存在的影响。

  建立一套完整的设计方法

  在解决如今电路板设计中普遍存在的高速问题方面,以上这些工具代表了当前最主要的发展。但是,设计工具还必须增加更多的功能来适应电路板设计中快速增长的时钟速度和复杂性,特别是需要用一个综合的设计方法来替代现在的多点设计工具。

  新方法具有怎样的设计流程呢?为了解决关键路径中的高速问题,必须在流程最初的设计定义阶段添加新的功能。要达到这一目的,新方法必须有强大的仿真和分析能力。同时,必须能了解电路板设计的关键数据,尤其是有关元器件的可用性和成本等信息。理想的情况是,设计工程师通过设计平台能实现整个公司内部的协作,设计工程师通过网络不但可以在设计工程师之间交流设计思想,还可以与采购和生产等其它部门进行沟通。

  同时,高速电路板的设计在很大程度上依赖于一种约束生成方法。当前,设计工程师将电子设计数据和设计约束条件输入到电路板绘图软件实现电路设计,但信号完整性问题和电路板设计日益增加的复杂度使问题更加复杂化。为解决这些高速和复杂电路板上的信号完整性问题,他们必须在绘制电路板之前就对设计进行仿真和综合。这就对设计环境提出了新要求,从电特性到制造工艺,设计工程师都必须制定约束条件。在一个理想的设计平台上,设计工程师不但可以针对走线长度、电磁干扰或串扰等参数制定电特性规则,而且可以针对元件间隔、高度限制和旋转角度设置元件放置规则。

  为了快速生成这类约束条件,该设计环境必须具有强大的拓扑分析和“可能情况”分析能力。最好能允许设计工程师以电路图形式设计和仿真网络拓扑,允许采用信号完整性分析引擎在多次仿真中改变拓扑参数,然后还可以研究各种端接方案,并使之与延迟约束条件、电路层选项和走线间距共同作用,使信号完整性受到的影响降至最低。这种功能还应该与元件的放置紧密结合,并与规划功能联系起来,这样,设计工程师才好定义初始的元件放置,并了解布线策略的性能。总而言之,新的设计环境必须提供强大的约束条件管理能力,以便设计工程师组织和管理众多的信息。

  不仅如此,这种新的面向高速设计的方法在开发过程的后期还必须提供校验功能。过去,电路设计工程师只有当板上存在关键网络才进行布线后期校验,而对整个电路板设计进行完全的综合校验则认为复杂费时。但这一观点正在变化,因为今天的高速电路板设计中,成千上万的网络之间复杂的交互作用很难预测。要保证设计的可靠性,唯一的办法就是对整个布线设计进行彻底的整体仿真。

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